[TI] VHDL Probeklausur 08/09

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VHDL Probeklausur 08/09

Beitragvon Domestos » 03.03.09 19:40

Ich habe eine Frage zum VHDL-Diagramm in der Probeklausur:
Bild
Ich stimme mit allem überein nur mit c nicht.
Hier der Code der etwas an c macht:
Code: Alles auswählen
proc_3 : process(clk, reset)
begin
  if reset = ’1’ then
    x <= ’0’;
    c <= ’0’;
  elsif clk’event and clk = ’1’ then
    x <= input;
    if x = ’1’ then
      c <= not input;
    end if;
  end if;
end process;

Meiner Meinung nach müsste c die ganze Zeit 0 sein.
An der Stelle an dem die Musterlösung sagt, dass es 1 wird denke ich mir folgendes:
1) Der "elsif clk’event and clk = ’1’ then"-Block wird aufgerufen.
2) input ist 0 also wird x = 0.
3) Das "if x = ’1’ then" trifft nicht zu, also wird an c nichts geändert.

Innerhalb der einzelnen Prozesse sollte ja nichts parallel laufen.
Also wo ist mein Denkfehler?
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Beitragvon Dimitrio » 03.03.09 20:02

Hi Domestos,
sehe ich genauso wie du. Hatte beim Ersten bearbeiten der Aufgabe auch c dauerhaft auf 0. Beim betrachten der ML dachte ich dann "ah x=1 also c=1", allerdings habe ich das "x<=input "(=0) einfach überlesen, vielleicht ist das dem Ersteller der ML auch passiert?!
Würde mich auch sehr interessieren so einen Abend vor der Klausur.

Auf diesem Wege viel Erfolg euch Allen!!!

Gruß
Dimitrio
 
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